46 lines
736 B
Verilog
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736 B
Verilog
module tb();
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reg [2:0] parca;
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reg clk = 0;
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wire [4:0] yukseklik;
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wire [4:0] cevrim;
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wire bitti_mi;
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tetris uut(
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.parca(parca),
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.clk(clk),
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.yukseklik(yukseklik),
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.cevrim(cevrim),
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.bitti_mi(bitti_mi)
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);
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always begin
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clk = ~clk; #5;
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end
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initial begin
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$dumpvars;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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parca = 3'b101; #10;
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parca = 3'b000; #10;
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$finish;
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end
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endmodule
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